學分數 |
3
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修課時數 |
3
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開課班級 |
四年制3年級 A班
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本課程與系所培養學生能力指標關聯度: |
核心能力 | 能力指標 | 高度關聯 | 中度關聯 | 低度關聯 |
修習本科目使我具備設計與執行實驗,以及分析結果之能力。 | 具有執行實驗,以及分析與解釋數據的能力。 |
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✔
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修習本科目使我具備執行資訊工程實務所需之知識、技術以及使用軟體工具之能力。 | 具有使用資訊工程相關技術與工具的能力。 |
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✔
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修習本科目使我具備設計資訊系統、晶片與整合電路之基礎能力。 | 具備晶片系統開發與整合的能力。 |
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✔
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本課程培養學生下列知識: |
本課程主要講述可程式積體電路的基本原理。並利用專題實作的過程,體驗整個可程式積體電路的設計流程。學生在完成本課程後,將可學習到以下之基本技能:1.數位電路設計觀念2.XILINX ISE 軟體操作3.硬體描述語言簡介4.專題實作The goal of this course is to provide the students with a basic knowledge of FPGA design. By giving appropriate project assignments, the course helps the students experience the whole FPGA design flow. After finishing this course, the students may learn the following: 1. basic concepts for digital circuits design, 2. the application of XILINX ISE, 3. a brief introduction to VHDL, and 4. projects implementation.
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每週授課主題 |
第01週:課程簡介第02週:數位積體電路設計概述第03週:Xilinx ISE WebPACK 軟體 操作第04週:Xilinx ISE WebPACK 軟體 操作第05週:Xilinx ISE WebPACK 軟體 操作第06週:project 1:組合電路設計第07週:project 2:組合電路設計第08週:FSM設計第09週:期中測驗第10週:project 1 :順序電路設計第11週:project 2:順序電路設計第12週:硬體描述語言設計第13週:verilog 邏輯閘層次實例介紹第14週:verilog 資料流層次實例介紹第15週:verilog 行為層次實例介紹第16週:專案研討1第17週:專案研討2第18週:期末測驗
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成績及評量方式 |
期中考:30%期末考:30%平時作業(含實作及專案):30%學習態度(含出席):10%
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證照、國家考試及競賽關係 |
本課程無證照、國家考試及競賽資料。
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主要教材 |
1.FPGA/CPLD 數位晶片設計入門--使用Xilinx ISE 發展系統鄭群星全華978-986-463-043-1201510Ver.4 (教科書)
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教師資料 |
教師網頁:http://www.cyut.edu.tw/~/
E-Mail: buckcheng@gmail.com
Office Hour:
分機:
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